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基于FPGA的ARM并行总线设计与仿真分析

来源:未知 编辑:admin 时间:2019-05-09

  之间的低速通信; 当传输的数据量较大。要求高速传输时,就需要用并行总线来进行两者之间的高速数据传输。

  下面基于ARM处理器LPC2478 以及FPGA器件EP2C20Q240,以ARM外部总线的读操作时序为例,研究两者之间高速传输的并行总线;其中,数据总线位;并在FPGA内部构造了1024x32bits的SRAM高速存储缓冲器,以便于ARM处理器快速读写FPGA内部数据。

  数据总线和若干读写、片选等控制信号线组成。根据系统需求,数据总线位等几种工作模式。在本设计中,用到ARM外部总线的信号有:CS.WE.OE.

  [310].ADDR[230].BLS等。CS为片选信号,WE为写使能信号,OE 为读使能信号,DATA为数据总线,ADDR地址总线,BLS为字节组选择信号。ARM的外部总线读操作时序图,分别如图1所示。

  是双向的总线,要求FPGA也要实现双向数据的传输。在时序图中给出了时序之间的制约关系,设计FPGA时应该满足ARM信号的建立时间和保持时间的要求,否则可能出现读写不稳定的情况。

  FPGA 和ARM之间的外部并行总线所示。由于FPGA内部的SRAM存储单元为32位,不需要进行字节组的选择,因此BLS信号可以不连接。为了便于实现ARM和FPGA之间数据的快速传输,FPGA内部的SRAM既要与ARM处理器进行读写处理,还要跟FPGA内部的其他逻辑模块进行数据交换,因此SRAM采用双口RAM来实现。

  从端口的方向特性看,DATA端口是INOUT(双向)方式,其余端口均为IN(输入)方式。从端口的功能看,clk20m是全局时钟,在实现时应采用 FPGA的全局时钟网络,这样可以有效减少时钟延时,保证FPGA时序的正确性。ADDR是16位的地址总线,由ARM器件输入到FPGA。DATA是 32位的双向数据总线,双向总线的设计是整个设计的重点。OE为ARM输入到FPGA的读使能信号。

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